Processeurs et contrôleurs de signaux numériques TMS320VC5509AZAY – Processeur de signaux numériques à virgule fixe DSP, DSC 179-NFBGA -40 à 85

Le processeur de signal numérique (DSP) à virgule fixe TMS320VC5509A est basé sur le cœur de processeur TMS320C55x de la génération DSP. L'architecture DSP C55x™ offre des performances élevées et une faible consommation grâce à un parallélisme accru et une attention particulière portée à la réduction de la dissipation d'énergie. Le processeur prend en charge une structure de bus interne composée d'un bus programme, de trois bus de lecture de données, de deux bus d'écriture de données et de bus supplémentaires dédiés aux périphériques et à l'activité DMA. Ces bus permettent d'effectuer jusqu'à trois lectures et deux écritures de données par cycle. En parallèle, le contrôleur DMA peut effectuer jusqu'à deux transferts de données par cycle, indépendamment de l'activité du processeur.

Le processeur C55x dispose de deux unités de multiplication-accumulation (MAC), chacune capable d'effectuer une multiplication 17 bits x 17 bits en un seul cycle. Une unité arithmétique/logique (ALU) centrale de 40 bits est prise en charge par une ALU supplémentaire de 16 bits. L'utilisation des ALU est contrôlée par le jeu d'instructions, ce qui permet d'optimiser l'activité parallèle et la consommation d'énergie. Ces ressources sont gérées par l'unité d'adresse (AU) et l'unité de données (DU) du processeur C55x.

La génération DSP C55x prend en charge un jeu d'instructions à largeur d'octet variable pour une densité de code améliorée. L'unité d'instruction (IU) récupère les programmes 32 bits depuis la mémoire interne ou externe et met en file d'attente les instructions pour l'unité de programme (PU). Cette dernière décode les instructions, dirige les tâches vers les ressources AU et DU et gère le pipeline entièrement protégé. La fonction de branchement prédictif évite les vidages du pipeline lors de l'exécution d'instructions conditionnelles.

Les fonctions d'entrée et de sortie polyvalentes et le convertisseur analogique-numérique 10 bits fournissent suffisamment de broches pour l'état, les interruptions et les E/S de bits pour les écrans LCD, les claviers et les interfaces multimédia. L'interface parallèle fonctionne selon deux modes : soit en tant qu'esclave d'un microcontrôleur via le port HPI, soit en tant qu'interface multimédia parallèle via l'EMIF asynchrone. Les supports série sont pris en charge par deux périphériques MMC/SD et trois McBSP.

L'ensemble de périphériques 5509A comprend une interface mémoire externe (EMIF) offrant un accès direct aux mémoires asynchrones telles que les EPROM et les SRAM, ainsi qu'aux mémoires haute vitesse et haute densité telles que la DRAM synchrone. Parmi les autres périphériques, on trouve un bus série universel (USB), une horloge temps réel, un horloge de surveillance et une interface I2C multimaître et esclave. Trois ports série multicanaux full duplex (McBSP) avec tampon offrent une interface directe avec divers périphériques série standard et une communication multicanal jusqu'à 128 canaux activés séparément. L'interface port hôte améliorée (HPI) est une interface parallèle 16 bits permettant au processeur hôte d'accéder à 32 Ko de mémoire interne du 5509A. L'HPI peut être configurée en mode multiplexé ou non multiplexé pour offrir une interface directe avec une grande variété de processeurs hôtes. Le contrôleur DMA assure le transfert de données pour six contextes de canaux indépendants sans intervention du processeur, offrant un débit DMA allant jusqu'à deux mots de 16 bits par cycle. Il inclut également deux temporisateurs polyvalents, jusqu'à huit broches d'E/S polyvalentes (GPIO) dédiées et une génération d'horloge DPLL (Digital Phase Locked Loop).

Le 5509A est compatible avec eXpressDSP™, l'environnement de développement intégré (IDE) Code Composer Studio™, DSP/BIOS™, la norme algorithmique de Texas Instruments et le plus grand réseau tiers du secteur. L'IDE Code Composer Studio intègre des outils de génération de code, dont un compilateur C et un éditeur de liens visuels, un simulateur, RTDX™, des pilotes d'émulation XDS510™ et des modules d'évaluation. Le 5509A est également compatible avec la bibliothèque DSP C55x, qui comprend plus de 50 noyaux logiciels fondamentaux (filtres FIR, filtres IIR, FFT et diverses fonctions mathématiques), ainsi que des bibliothèques de prise en charge de puces et de cartes.

Le cœur DSP TMS320C55x a été conçu avec une architecture ouverte permettant l'ajout de matériel spécifique à l'application afin d'optimiser les performances d'algorithmes spécifiques. Les extensions matérielles du 5509A offrent un équilibre parfait entre performances des fonctions fixes et flexibilité programmable, tout en offrant une faible consommation d'énergie et un coût traditionnellement difficile à trouver sur le marché des processeurs vidéo. Ces extensions permettent au 5509A d'offrir des performances de codec vidéo exceptionnelles, avec plus de la moitié de sa bande passante disponible pour des fonctions supplémentaires telles que la conversion de l'espace colorimétrique, les opérations d'interface utilisateur, la sécurité, le protocole TCP/IP, la reconnaissance vocale et la conversion de texte en parole. Ainsi, un seul DSP 5509A peut alimenter la plupart des applications vidéo numériques portables avec une marge de traitement importante. Pour plus d'informations, consultez le guide de référence du programmeur sur les extensions matérielles TMS320C55x pour les applications image/vidéo (référence SPRU098). Pour plus d'informations sur l'utilisation de la bibliothèque de traitement d'image DSP, consultez la référence du programmeur de la bibliothèque de traitement d'image/vidéo TMS320C55x (numéro de documentation SPRU037).