Microcontrôleurs 32 bits SPC5634MF2MLQ80 – MCU NXP 32 bits, cœur Power Arch, 1,5 Mo de mémoire Flash, 80 MHz, -40/+125 °C, qualité automobile, QFP 144
♠ Description du produit
| Attribut du produit | Valeur de l'attribut |
| Fabricant: | NXP |
| Catégorie de produit : | Microcontrôleurs 32 bits - MCU |
| RoHS : | Détails |
| Série: | MPC5634M |
| Style de montage : | CMS/CMS |
| Emballage/Caisse : | LQFP-144 |
| Cœur: | e200z3 |
| Taille de la mémoire du programme : | 1,5 Mo |
| Taille de la RAM de données : | 94 Ko |
| Largeur du bus de données : | 32 bits |
| Résolution ADC : | 2 x 8 bits/10 bits/12 bits |
| Fréquence d'horloge maximale : | 80 MHz |
| Nombre d'E/S : | 80 E/S |
| Tension d'alimentation - Min : | 1,14 V |
| Tension d'alimentation - Max : | 1,32 V |
| Température minimale de fonctionnement : | - 40 °C |
| Température de fonctionnement maximale : | + 150 °C |
| Qualification: | AEC-Q100 |
| Conditionnement: | Plateau |
| Tension d'alimentation analogique : | 5,25 V |
| Marque: | Semi-conducteurs NXP |
| Type de RAM de données : | SRAM |
| Tension d'E/S : | 5,25 V |
| Sensible à l'humidité : | Oui |
| Produit: | MCU |
| Type de produit : | Microcontrôleurs 32 bits - MCU |
| Type de mémoire de programme : | Éclair |
| Quantité du pack d'usine : | 60 |
| Sous-catégorie: | Microcontrôleurs - MCU |
| Minuteries de surveillance : | Minuterie de surveillance |
| Partie # Alias : | 935311091557 |
| Poids unitaire : | 1,319 g |
♠ Microcontrôleurs 32 bits - MCU
Ces microcontrôleurs automobiles 32 bits constituent une famille de systèmes sur puce (SoC) intégrant toutes les fonctionnalités de la famille MPC5500 et de nombreuses nouvelles fonctionnalités, associées à la technologie CMOS 90 nm hautes performances, pour une réduction substantielle du coût par fonctionnalité et une amélioration significative des performances. Le cœur de processeur hôte, avancé et économique, de cette famille de contrôleurs automobiles repose sur la technologie Power Architecture®. Cette famille intègre des améliorations qui optimisent l'intégration de l'architecture aux applications embarquées, notamment la prise en charge d'instructions supplémentaires pour le traitement numérique du signal (DSP), ainsi que des technologies essentielles aux applications de groupes motopropulseurs d'entrée de gamme actuelles, telles qu'un processeur de temps optimisé, un convertisseur analogique-numérique à file d'attente optimisé, un réseau de contrôle (Controller Area Network) et un système d'entrées-sorties modulaire optimisé. Cette famille de composants est une extension entièrement compatible de la famille MPC5500 de Freescale. Elle dispose d'une hiérarchie mémoire unique comprenant jusqu'à 94 Ko de SRAM intégrée et jusqu'à 1,5 Mo de mémoire flash interne. L'appareil dispose également d'une interface de bus externe (EBI) pour l'étalonnage. Cette interface a été conçue pour prendre en charge la plupart des mémoires standard utilisées avec les familles MPC5xx et MPC55xx.
• Paramètres de fonctionnement
— Fonctionnement entièrement statique, 0 MHz– 80 MHz (plus 2 % de modulation de fréquence – 82 MHz)
— Plage de température de jonction de fonctionnement de –40 ℃ à 150 ℃
— Conception à faible consommation
– Dissipation de puissance inférieure à 400 mW (nominale)
– Conçu pour la gestion dynamique de l’alimentation du cœur et des périphériques
– Synchronisation d'horloge des périphériques contrôlée par logiciel
– Mode d’arrêt à faible consommation, avec toutes les horloges arrêtées
— Fabriqué selon un procédé de 90 nm
— 1,2 V logique interne
— Alimentation simple avec 5,0 V -10 %/+5 % (4,5 V à 5,25 V) avec régulateur interne pour fournir 3,3 V et 1,2 V pour le noyau
— Broches d'entrée et de sortie avec plage de 5,0 V -10 %/+5 % (4,5 V à 5,25 V)
– Niveaux de commutation CMOS VDDE 35 %/65 % (avec hystérésis)
– Hystérésis sélectionnable
– Contrôle de la vitesse de balayage sélectionnable
— Broches Nexus alimentées par une alimentation de 3,3 V
— Conçu avec des techniques de réduction EMI
– Boucle à verrouillage de phase
– Modulation de fréquence de la fréquence d'horloge du système
– Capacité de dérivation sur puce
– Vitesse de balayage et force d'entraînement sélectionnables
• Processeur e200z335 cœurs hautes performances
— Modèle de programmeur Power Architecture 32 bits Livre E
— Améliorations du codage à longueur variable
– Permet au jeu d'instructions Power Architecture d'être éventuellement codé dans un ensemble d'instructions mixtes de 16 et 32 bits
– Résultats dans une taille de code plus petite
— Processeur unique compatible avec la technologie Power Architecture 32 bits
— Exécution et retrait dans l'ordre
— Gestion précise des exceptions
— Unité de traitement des succursales
– Additionneur de calcul d’adresse de succursale dédiée
– Accélération de branche à l'aide du tampon d'instructions Branch Lookahead
— Unité de chargement/stockage
– Latence de charge d'un cycle
– Entièrement pipeline
– Prise en charge Big Endian et Little Endian
– Support d’accès mal aligné
– Bulles de pipeline à charge nulle
— Trente-deux registres à usage général (GPR) de 64 bits
— Unité de gestion de mémoire (MMU) avec tampon de traduction entièrement associatif à 16 entrées (TLB)
— Bus d'instructions et bus de chargement/stockage séparés
— Prise en charge des interruptions vectorielles
— Latence d'interruption < 120 ns à 80 MHz (mesurée depuis la demande d'interruption jusqu'à l'exécution de la première instruction du gestionnaire d'exceptions d'interruption)
