Microcontrôleurs 32 bits SPC5634MF2MLQ80 – MCU NXP MCU 32 bits, noyau Power Arch, Flash 1,5 Mo, 80 MHz, -40/+125 degC, qualité automobile, QFP 144
♠ Description du produit
| Attribut de produit | Valeur d'attribut |
| Fabricant: | NXP |
| Catégorie de produit: | Microcontrôleurs 32 bits - MCU |
| RoHS : | Détails |
| Série: | MPC5634M |
| Style de montage : | CMS/CMS |
| Paquet/boîte : | LQFP-144 |
| Cœur: | e200z3 |
| Taille de la mémoire programme : | 1,5 Mo |
| Taille de la RAM de données : | 94 Ko |
| Largeur du bus de données : | 32 bits |
| Résolution CAN : | 2 x 8 bits/10 bits/12 bits |
| Fréquence d'horloge maximale : | 80 MHz |
| Nombre d'E/S : | 80 E/S |
| Tension d'alimentation - Min : | 1,14V |
| Tension d'alimentation - Max : | 1,32 V |
| Température de fonctionnement minimale : | - 40 C |
| Température de fonctionnement maximale : | + 150 C |
| Qualification: | AEC-Q100 |
| Emballage: | Plateau |
| Tension d'alimentation analogique : | 5,25 V |
| Marque: | Semi-conducteurs NXP |
| Type de RAM de données : | SRAM |
| Tension d'E/S : | 5,25 V |
| Sensible à l'humidité : | Oui |
| Produit: | MCU |
| Type de produit: | Microcontrôleurs 32 bits - MCU |
| Type de mémoire de programme : | Éclair |
| Quantité de l'emballage d'usine : | 60 |
| Sous-catégorie : | Microcontrôleurs - MCU |
| Minuteries de chien de garde : | Minuterie de chien de garde |
| Alias de référence : | 935311091557 |
| Unité de poids: | 1,319g |
♠ Microcontrôleurs 32 bits - MCU
Ces microcontrôleurs automobiles 32 bits sont une famille de dispositifs système sur puce (SoC) qui contiennent toutes les fonctionnalités de la famille MPC5500 et de nombreuses nouvelles fonctionnalités associées à la technologie CMOS 90 nm haute performance pour fournir une réduction substantielle du coût par fonctionnalité et une amélioration des performances.Le cœur de processeur hôte avancé et économique de cette famille de contrôleurs automobiles repose sur la technologie Power Architecture®.Cette famille contient des améliorations qui améliorent l'adaptation de l'architecture aux applications embarquées, inclut une prise en charge d'instructions supplémentaires pour le traitement du signal numérique (DSP), intègre des technologies telles qu'une unité de traitement du temps améliorée, un convertisseur analogique-numérique en file d'attente amélioré, un réseau de zone de contrôleur et un système d'entrée-sortie modulaire amélioré, qui est important pour les applications de groupe motopropulseur bas de gamme d'aujourd'hui.Cette famille d'appareils est une extension entièrement compatible de la famille MPC5500 de Freescale.L'appareil dispose d'un seul niveau de hiérarchie de mémoire comprenant jusqu'à 94 Ko de SRAM sur puce et jusqu'à 1,5 Mo de mémoire flash interne.L'appareil dispose également d'une interface de bus externe (EBI) pour le 'calibrage'.Cette interface de bus externe a été conçue pour supporter la plupart des mémoires standard utilisées avec les familles MPC5xx et MPC55xx.
• Paramètres de fonctionnement
— Fonctionnement entièrement statique, 0 MHz– 80 MHz (plus 2 % de modulation de fréquence – 82 MHz)
— Plage de température de jonction de –40 ℃ à 150 ℃
— Conception basse consommation
– Moins de 400 mW de dissipation de puissance (nominale)
– Conçu pour la gestion dynamique de l'alimentation du cœur et des périphériques
– Synchronisation d'horloge contrôlée par logiciel des périphériques
- Mode d'arrêt à faible consommation d'énergie, avec toutes les horloges arrêtées
— Fabriqué en 90 nm
— Logique interne 1,2 V
— Alimentation simple avec 5,0 V -10％/+5% (4,5 V à 5,25 V) avec régulateur interne pour fournir 3,3 V et 1,2 V pour le noyau
— Broches d'entrée et de sortie avec une plage de 5,0 V -10 ％/+5 % (4,5 V à 5,25 V)
– Niveaux de commutation CMOS VDDE 35 %/65 % (avec hystérésis)
– Hystérésis sélectionnable
– Contrôle de la vitesse de balayage sélectionnable
— Broches Nexus alimentées par une alimentation de 3,3 V
— Conçu avec des techniques de réduction EMI
– Boucle à verrouillage de phase
– Modulation de fréquence de la fréquence d'horloge du système
– Capacité de dérivation sur puce
- Vitesse de balayage et force d'entraînement sélectionnables
• Processeur central e200z335 hautes performances
- Modèle de programmeur Power Architecture Book E 32 bits
— Améliorations de l'encodage à longueur variable
- Permet au jeu d'instructions Power Architecture d'être éventuellement encodé dans des instructions mixtes 16 et 32 bits
– Résultats dans une taille de code plus petite
- Processeur compatible avec la technologie Power Architecture 32 bits à problème unique
— Exécution dans l'ordre et retraite
— Gestion précise des exceptions
— Unité de traitement des succursales
- Additionneur de calcul d'adresse de succursale dédié
- Accélération de branche à l'aide du tampon d'instructions Lookahead de branche
— Charger/stocker l'unité
– Latence de charge d'un cycle
– Entièrement en pipeline
– Prise en charge Big et Little Endian
– Support d'accès mal aligné
– Aucune bulle de pipeline de charge à utiliser
— Trente-deux registres à usage général (GPR) 64 bits
— Unité de gestion de la mémoire (MMU) avec tampon de recherche de traduction entièrement associatif à 16 entrées (TLB)
— Bus d'instructions et bus de chargement/stockage séparés
— Prise en charge des interruptions vectorielles
— Latence d'interruption < 120 ns à 80 MHz (mesurée de la demande d'interruption à l'exécution de la première instruction du gestionnaire d'exception d'interruption)
